單片機硬件參數設計解析
隨著(zhù)單片機的頻率和集成度、單位面積的功率及數字信號速度的不斷提高，而信號的幅度卻不斷降低，原先設計好的、使用很穩定的單片機系統，現在可能出現莫名其妙的錯誤，分析原因，又找不出問(wèn)題所在。另外，由于市場(chǎng)的需求，產(chǎn)品需要采用高速單片機來(lái)實(shí)現，設計人員如何快速掌握高速設計呢?
硬件設計包括邏輯設計和可靠性的設計。邏輯設計實(shí)現功能。硬件設計工程師可以直接通過(guò)驗證功能是否實(shí)現，來(lái)判定是否滿(mǎn)足需求。這方面的資料相當多，這里就不敘述了。硬件可靠性設計，主要表現在電氣、熱等關(guān)鍵參數上。我將這些歸納為特性阻抗、SI、PI、EMC、熱設計等5個(gè)部分。
1 特性阻抗
近年來(lái)，在數字信號速度日漸增快的情況下，在印制板的布線(xiàn)時(shí)，還應考慮電磁波和有關(guān)方波傳播的問(wèn)題。這樣，原來(lái)簡(jiǎn)單的導線(xiàn)，逐漸轉變成高頻與高速類(lèi)的復雜傳輸線(xiàn)了。
在高頻情況下，印制板(PCB)上傳輸信號的銅導線(xiàn)可被視為由一連串等效電阻及一并聯(lián)電感所組合而成的傳導線(xiàn)路，如圖1所示。只考慮雜散分布的串聯(lián)電感和并聯(lián)電容的效應，會(huì )得到以下公式：
式中Z0即特性阻抗，單位為Ω。
PCB的特性阻抗Z0與PCB設計中布局和走線(xiàn)方式密切相關(guān)。影響PCB走線(xiàn)特性阻抗的因素主要有：銅線(xiàn)的寬度和厚度、介質(zhì)的介電常數和厚度、焊盤(pán)的厚度、地線(xiàn)的路徑、周邊的走線(xiàn)等。
在PCB的特性阻抗設計中，微帶線(xiàn)結構是最受歡迎的，因而得到最廣泛的推廣與應用。最常使用的微帶線(xiàn)結構有4種：表面微帶線(xiàn)(surface microstrip)、嵌入式微帶線(xiàn)(embedded microstrip)、帶狀線(xiàn)(stripline)、雙帶線(xiàn)(dual-stripline)。下面只說(shuō)明表面微帶線(xiàn)結構，其它幾種可參考相關(guān)資料。表面微帶線(xiàn)模型結構如圖2所示。
Z0的計算公式如下：
對于差分信號，其特性阻抗Zdiff修正公式如下：
公式中：
——PCB基材的介電常數;
b——PCB傳輸導線(xiàn)線(xiàn)寬;
d1——PCB傳輸導線(xiàn)線(xiàn)厚;
d2——PCB介質(zhì)層厚度;
D——差分線(xiàn)對線(xiàn)邊沿之間的線(xiàn)距。
從公式中可以看出，特性阻抗主要由、b、d1、d2決定。通過(guò)控制以上4個(gè)參數，可以得到相應的特性阻抗。
2 信號完整性(SI)
SI是指信號在電路中以正確的時(shí)序和電壓作出響應的能力。如果電路中的信號能夠以要求的時(shí)序、持續時(shí)間和電壓幅度到達IC，則該電路具有較好的信號完整性。反之，當信號不能正常響應時(shí)，就出現了信號完整性問(wèn)題。從廣義上講，信號完整性問(wèn)題主要表現為5個(gè)方面：延遲、反射、串擾、同步切換噪聲和電磁兼容性。
延遲是指信號在PCB板的導線(xiàn)上以有限的速度傳輸，信號從發(fā)送端發(fā)出到達接收端，其間存在一個(gè)傳輸延遲。信號的延遲會(huì )對系統的時(shí)序產(chǎn)生影響。在高速數字系統中，傳輸延遲主要取決于導線(xiàn)的長(cháng)度和導線(xiàn)周?chē)橘|(zhì)的介電常數。
當PCB板上導線(xiàn)(高速數字系統中稱(chēng)為傳輸線(xiàn))的特征阻抗與負載阻抗不匹配時(shí)，信號到達接收端后有一部分能量將沿著(zhù)傳輸線(xiàn)反射回去，使信號波形發(fā)生畸變，甚至出現信號的過(guò)沖和下沖。如果信號在傳輸線(xiàn)上來(lái)回反射，就會(huì )產(chǎn)生振鈴和環(huán)繞振蕩。
由于PCB板上的任何兩個(gè)器件或導線(xiàn)之間都存在互容和互感，因此，當一個(gè)器件或一根導線(xiàn)上的信號發(fā)生變化時(shí)，其變化會(huì )通過(guò)互容和互感影響其它器件或導線(xiàn)，即串擾。串擾的強度取決于器件及導線(xiàn)的幾何尺寸和相互距離。
信號質(zhì)量表現為幾個(gè)方面。對于大家熟知的頻率、周期、占空比、過(guò)沖、振鈴、上升時(shí)間、下降時(shí)間等，在此就不作詳細介紹了。下面主要介紹幾個(gè)重要概念。
�、俑唠娖綍r(shí)間(high time)，指在一個(gè)正脈沖中高于Vih_min部分的時(shí)間。
�、诘碗娖綍r(shí)間(low time)，指在一個(gè)負脈沖中低于Vil_max部分的時(shí)間，如圖3所示。
�、劢r(shí)間(setup time)，指一個(gè)輸入信號(input signal)在參考信號(reference signal)到達指定的轉換前必須保持穩定的最短時(shí)間。
�、鼙３謺r(shí)間(hold time)，是數據在參考引腳經(jīng)過(guò)指定的轉換后，必須穩定的最短時(shí)間，如圖4所示。
�、萁r(shí)間裕量(setup argin)，指所設計系統的建立時(shí)間與接收端芯片所要求的最小建立時(shí)間的差值。
�、薇３謺r(shí)間裕量(hold argin)，指所設計系統的保持時(shí)間與接收端芯片所要求的最小保持時(shí)間之間的差值。
�、邥r(shí)鐘偏移(clock skew)，指不同的接收設備接收到同一時(shí)鐘驅動(dòng)輸出之間的時(shí)間差。
�、郥co(time clock to output，時(shí)鐘延遲)，是一個(gè)定義包括一切設備延遲的參數，即Tco=內部邏輯延遲 (internal logic delay) + 緩沖器延遲(buffer delay)。
�、嶙畲蠼�(jīng)歷時(shí)間(Tflightmax)，即final switch delay，指在上升沿，到達高閾值電壓的時(shí)間，并保持高電平之上，減去驅動(dòng)所需的緩沖延遲。
�、庾钚〗�(jīng)歷時(shí)間(Tflightmin)，即first settle delay，指在上升沿，到達低閾值電壓的時(shí)間，減去驅動(dòng)所需的緩沖延遲。
時(shí)鐘抖動(dòng)(clock jitter)，是由每個(gè)時(shí)鐘周期之間不穩定性抖動(dòng)而引起的。一般由于PLL在時(shí)鐘驅動(dòng)時(shí)的不穩定性引起，同時(shí)，時(shí)鐘抖動(dòng)引起了有效時(shí)鐘周期的減小。
串擾(crosstalk)。鄰近的兩根信號線(xiàn)，當其中的一根信號線(xiàn)上的電流變化時(shí)(稱(chēng)為aggressor，攻擊者)，由于感應電流的影響，另外一根信號線(xiàn)上的電流也將引起變化(稱(chēng)為victim，受害者)。
◆ 傳輸線(xiàn)效應分析：阻抗、損耗、回流……
5 熱設計
電子元件密度比以前高了很多，同時(shí)功率密度也相應有了增加。由于電子元器件的性能會(huì )隨溫度發(fā)生變化，溫度越高其電氣性能會(huì )越低。
(1)數字電路散熱原理
半導體器件產(chǎn)生的熱量來(lái)源于芯片的功耗，熱量的累積必定導致半導體結點(diǎn)溫度的升高。隨著(zhù)結點(diǎn)溫度的提高，半導體器件性能將會(huì )下降，因此芯片廠(chǎng)家都規定了半導體器件的結點(diǎn)溫度。在高速電路中，芯片的功耗較大，在正常條件下的散熱不能保證芯片的結點(diǎn)溫度不超過(guò)允許工作溫度，因此需要考慮芯片的散熱問(wèn)題。
在通常條件下，熱量的傳遞通過(guò)傳導、對流、輻射3種方式進(jìn)行。
散熱時(shí)需要考慮3種傳熱方式。例如使用導熱率好的材料，如銅、鋁及其合金做導熱材料，通過(guò)增加風(fēng)扇來(lái)加強對流，通過(guò)材料處理來(lái)增強輻射能力等。
簡(jiǎn)單熱量傳遞模型：熱量分析中引入一個(gè)熱阻參數，類(lèi)似于電路中的電阻。如果電路中的電阻計算公式為R=ΔE/I，則對應的熱阻對應公式為R=Δt/P(P表示功耗，單位W;Δt表示溫差，單位℃)。熱阻的單位為℃/W，表示功率增加1W時(shí)所引起的溫升�？紤]集成芯片的熱量傳遞，可以使用圖5描述的溫度計算模型。
由上所述，可推導出
Tc=Tj-P× RJC
也就是說(shuō)，當Tc實(shí)測值小于根據數據手冊所提供數據計算出的最大值時(shí)，芯片可正常工作。
(2)散熱處理
為了保證芯片能夠正常工作，必須使Tj不超過(guò)芯片廠(chǎng)家提供的允許溫度。根據Tj=Ta+P×R可知，如果環(huán)境溫度降低，或者功耗減少、熱阻降低等都能夠使Tj降低。實(shí)際使用中，對環(huán)境溫度的要求可能比較苛刻，功耗降低只能依靠芯片廠(chǎng)家技術(shù)，所以為了保證芯片的正常工作，設計人員只能在降低熱阻方面考慮。
結 語(yǔ)
以上提到的高速單片機設計思想和方法，目前已經(jīng)在國外的公司得到實(shí)踐和發(fā)展，但是國內這方面的研究和實(shí)踐還很少。該設計思想在我們公司實(shí)踐、摸索，提高了產(chǎn)品可靠性。在這里推薦給各位同行，期望共同探討。
. ◆ 反射分析：過(guò)沖、振鈴……
◆ 時(shí)序分析：延時(shí)、抖動(dòng)、SKEW……
◆ 串擾分析
◆ 噪聲分析：SSN、地彈、電源下陷……
◆ PI設計：確定如何選擇電容、電容如何放置、PCB合適疊層方式……
◆ PCB、器件的寄生參數影響分析
◆ 端接技術(shù)等
3 電源完整性PI
PI的提出，源于當不考慮電源的影響下基于布線(xiàn)和器件模型而進(jìn)行SI分析時(shí)所帶來(lái)的巨大誤差，相關(guān)概念如下。
◆ 電子噪聲，指電子線(xiàn)路中某些元器件產(chǎn)生的隨機起伏的電信號。
◆ 地彈噪聲。當PCB板上的眾多數字信號同步進(jìn)行切換時(shí)(如CPU的數據總線(xiàn)、地址總線(xiàn)等)，由于電源線(xiàn)和地線(xiàn)上存在阻抗，會(huì )產(chǎn)生同步切換噪聲，在地線(xiàn)上還會(huì )出現地平面反彈噪聲(簡(jiǎn)稱(chēng)地彈)。SSN和地彈的強度也取決于集成電路的I/O特性、PCB板電源層和地平面層的阻抗以及高速器件在PCB板上的布局和布線(xiàn)方式。負載電容的增大、負載電阻的減小、地電感的增大、同時(shí)開(kāi)關(guān)器件數目的增加均會(huì )導致地彈的增大。
◆ 回流噪聲。只有構成回路才有電流的流動(dòng)，整個(gè)電路才能工作。這樣，每條信號線(xiàn)上的電流勢必要找一個(gè)路徑，以從末端回到源端。一般會(huì )選擇與之相近的平面。由于地電平面(包括電源和地)分割，例如地層被分割為數字地、模擬地、屏蔽地等，當數字信號走到模擬地線(xiàn)區域時(shí)，就會(huì )產(chǎn)生地平面回流噪聲。
◆ 斷點(diǎn)，是信號線(xiàn)上阻抗突然改變的點(diǎn)。如用過(guò)孔(via)將信號輸送到板子的另一側，板間的垂直金屬部分是不可控阻抗，這樣的部分越多，線(xiàn)上不可控阻抗的總量就越大。這會(huì )增大反射。還有，從水平方向變?yōu)榇怪狈较虻?0°的拐點(diǎn)是一個(gè)斷點(diǎn)，會(huì )產(chǎn)生反射。如果這樣的過(guò)孔不能避免，那么盡量減少它的出現。
在一定程度上，我們只能減弱因電源不完整帶來(lái)的系列不良結果，一般會(huì )從降低信號線(xiàn)的串繞、加去耦電容、盡量提供完整的接地層等措施著(zhù)手。
4 EMC
EMC包括電磁干擾和電磁抗干擾兩個(gè)部分。
一般數字電路EMS能力較強，但是EMI較大。電磁兼容技術(shù)的控制干擾，在策略上采用了主動(dòng)預防、整體規劃和“對抗”與“疏導”相結合的方針。
主要的EMC設計規則有：
�、� 20H規則。PowerPlane(電源平面)板邊緣小于其與GroundPlane(地平面)間距的20倍。
�、� 接地面處理。接地平面具有電磁學(xué)上映象平面(ImagePlane) 的作用。若信號線(xiàn)平行相鄰于接地面，可產(chǎn)生映像電流抵消信號電流所造成的輻射場(chǎng)。PCB上的信號線(xiàn)會(huì )與相鄰的接地平面形成微波工程中常見(jiàn)的Micro-strip Line(微帶線(xiàn))或Strip Line(帶狀線(xiàn))結構，電磁場(chǎng)會(huì )集中在PCB的介質(zhì)層中，減低電磁輻射。
因為，Strip Line的EMI性能要比Micro-strip Line的性能好。所以，一些輻射較大的走線(xiàn)，如時(shí)鐘線(xiàn)等，最好走成Strip Line結構。
�、� 混合信號PCB的分區設計。第一個(gè)原則是盡可能減小電流環(huán)路的面積;第二個(gè)原則是系統只采用一個(gè)參考面。相反，如果系統存在兩個(gè)參考面，就可能形成一個(gè)偶極天線(xiàn);而如果信號不能通過(guò)盡可能小的環(huán)路返回，就可能形成一個(gè)大的環(huán)狀天線(xiàn)。對于實(shí)在必須跨區的情況，需要通過(guò)，在兩區之間加連接高頻電容等技術(shù)。
�、� 通過(guò)PCB分層堆疊設計控制EMI輻射。PCB分層堆疊在控制EMI輻射中的作用和設計技巧，通過(guò)合適的疊層也可以降低EMI。
從信號走線(xiàn)來(lái)看，好的分層策略應該是把所有的信號走線(xiàn)放在一層或若干層，這些層緊挨著(zhù)電源層或接地層。對于電源，好的分層策略應該是電源層與接地層相鄰，且電源層與接地層的距離盡可能小，這就是我們所講的“分層"策略。
�、� 降低EMI的機箱設計。實(shí)際的機箱屏蔽體由于制造、裝配、維修、散熱及觀(guān)察要求，其上一般都開(kāi)有形狀各異、尺寸不同的孔縫，必須采取措施來(lái)抑制孔縫的電磁泄漏。一般來(lái)說(shuō)，孔縫泄漏量的大小主要取決于孔的面積、孔截面上的最大線(xiàn)性尺寸、頻率及孔的深度。
�、� 其它技術(shù)。在IC的電源引腳附近合理地安置適當容量的電容，可使IC輸出電壓的跳變來(lái)得更快。然而，問(wèn)題并非到此為止。由于電容呈有限頻率響應的特性，這使得電容無(wú)法在全頻帶上生成干凈地驅動(dòng)IC輸出所需要的諧波功率。除此之外，電源匯流排上形成的瞬態(tài)電壓在去耦路徑的電感兩端會(huì )形成電壓降，這些瞬態(tài)電壓就是主要的共模EMI干擾源。為了控制共模EMI，電源層要有助於去耦和具有足夠低的電感，這個(gè)電源層必須是一個(gè)設計相當好的電源層的配對。問(wèn)題的答案取決于電源的分層、層間的材料以及工作頻率(即IC上升時(shí)間的函數)。通常，電源分層的間距是0.5mm(6mil)，夾層是FR4材料，則每平方英寸電源層的等效電容約為75pF。顯然，層間距越小電容越大。
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