電平位移電路應用于負電源的設計
本文設計了一種應用于負電源的電平位移電路。實(shí)現從0～8V低壓邏輯輸入到8～-100V高壓驅動(dòng)輸出的轉換。分析了該電路的結構和工作原理�；诖穗娐方Y構設計了滿(mǎn)足應用要求的高壓薄膜SOI LDMOS器件。分析了器件的工作狀態(tài)以及耐壓機理，并利用工藝器件聯(lián)合仿真對器件的電學(xué)特性進(jìn)行了優(yōu)化設計。
2 器件設計及優(yōu)化
由于負電源供電的電平位移電路結構的改變，應用于正電源的常規nLDMOS和pLDMOS不能滿(mǎn)足該電路結構要求。在正電源供電的電平位移電路中，由于pLDMOS的源端接高壓電源，其柵源需要承受高壓，所以pLDMOS采用了厚柵氧的結構，如圖2(a)所示。在使用負電源的電平位移電路結構中(圖1(b))，pLDMOS的源端為邏輯高壓8V，柵端由低壓邏輯0～8V電壓控制，因此柵源不再承受高壓。但是nLDMOS的源端為負電源的最低電位，其柵源需要承受高壓，因此高壓nLDMOS需要采用厚柵氧結構，如圖2(b)所示。
電源的改變不僅僅改變了電路的結構，nLDMOS的厚柵氧，同時(shí)器件的耐壓機理也發(fā)生了改變�？紤]到低壓管的背柵效應，SOI材料的襯底只能接地，因此源漏電平的改變將引起nLDMOS和pLDMOS耐壓機理的改變。圖3是利用工藝(Tsuprem4)、器件(Medici)聯(lián)合仿真得到的正電源和負電源電平位移電路中高壓nLDMOS和pLDMOS關(guān)態(tài)擊穿時(shí)等勢線(xiàn)分布對比圖。對于nLDMOS，常規正電源應用的襯底電位對于漂移區來(lái)說(shuō)是輔助耗盡作用，這就是常規SOI中的RESURF原理。但是對于負電源的nLDMOS來(lái)說(shuō)，襯底不再起輔助耗盡SOI層漂移區的作用(圖3(b))。對于pLDMOS來(lái)說(shuō)，情況剛好相反。所以針對負電源應用，兩種器件都要進(jìn)行相應的優(yōu)化處理。
利用工藝器件聯(lián)合仿真，在傳統的正電源應用的LDMOS基礎上對器件的結構參數進(jìn)行優(yōu)化設計。圖4(a)為pLDMOS在漂移區注入劑量Nd=7 e12cm-2時(shí)關(guān)態(tài)耐壓、開(kāi)態(tài)耐壓與漂移區長(cháng)度Ld(μm)的關(guān)系，以及在漂移區長(cháng)度Ld=9μm情況下關(guān)態(tài)耐壓、開(kāi)態(tài)耐壓與漂移區注入劑量Nd(cm-2)的關(guān)系。其他參數為：n型體區注入劑量5e12 cm-2，Nsink注入劑量3e15 cm-2，P-buffer注入劑量1.5e13 cm-2，溝道長(cháng)度3μm，柵極場(chǎng)板3μm。從仿真結果可以看出：pLDMOS的關(guān)態(tài)耐壓隨漂移區的增加而增大，隨漂移區的注入劑量的增大先增大后減小;開(kāi)態(tài)耐壓隨著(zhù)漂移區注入劑量的增大而降低，但是在一定范圍內漂移區長(cháng)度對其影響較小�？傮w上，pLDMOS的關(guān)態(tài)耐壓、開(kāi)態(tài)耐壓都在160V以上，完全能夠滿(mǎn)足8～-100V工作電壓(108V耐壓)的要求。
在柵驅動(dòng)電路中需要電平位移電路來(lái)實(shí)現從低壓控制輸入到高壓驅動(dòng)輸出的電平轉換。而在一些領(lǐng)域如SOC中的待機模式激活、ESD保護等需要能工作在負電源的電平位移電路。
SOI(Silicon-On-Insulator)技術(shù)以其高速、低功耗、高集成度、極小的寄生效應以及良好的隔離等特點(diǎn)，在集成電路設計應用中倍受青睞。
本文基于SOI高壓集成技術(shù)設計了電源電壓為8～-100V的電平位移電路，并對電路中的核心LDMOS器件進(jìn)行了設計和模擬仿真優(yōu)化。
1 電路結構
傳統正電源應用的電平位移電路結構如圖1(a)所示。L1、L2、L3是由邏輯電路部分產(chǎn)生的低壓時(shí)序控制信號，N1、N2、N3為高壓nLDMOS器件，P1、P2、P3為高壓平pLDMOS器件。由P1，P2和N1、N2構成的電平位移單元將L1、L2的低壓邏輯信號轉變?yōu)榭梢钥刂芇3管的高壓電平，與L3一起控制由P3和N3組成的反向輸出級，從而實(shí)現從低壓邏輯信號到高壓驅動(dòng)輸出的轉換。
在正電源電平位移電路中，由于nLDMOS的源極為低壓，所以可以通過(guò)低壓邏輯部分來(lái)控制其開(kāi)關(guān)狀態(tài)，而源極為高壓的pLDMOS則通過(guò)電平位移來(lái)控制。當高壓驅動(dòng)電壓為8～-00V，低壓邏輯部分工作電壓為0～8V時(shí)，電平位移轉換部分的電壓分布本身沒(méi)有改變，但是在和低壓控制端接合時(shí)，與傳統的正電源相比電平發(fā)生了改變，就需要重新設計低壓邏輯的控制方式。此時(shí)，nLDMOS的源極為-100V電壓，顯然不能通過(guò)低壓邏輯控制部分的0～8V電壓來(lái)實(shí)現控制，而pLDMOS的源極為8V電源。因此采用了低壓邏輯輸出直接控制pLDMOS，而nLDMOS則通過(guò)電平位移來(lái)控制的方法，如圖1(b)所示。
圖4 (b)為nLDMOS在漂移區注入劑量Nd=4e11cm-2時(shí)關(guān)態(tài)耐壓、開(kāi)態(tài)耐壓與漂移區長(cháng)度Ld(μm)的關(guān)系，以及在漂移區在縮短柵極場(chǎng)板到1μm，提高體區注入劑量到5e14 cm-2的情況下，在得到nLDMOS的閾值電壓為24V，關(guān)態(tài)擊穿電壓215V，開(kāi)態(tài)擊穿電壓140V，能夠滿(mǎn)足-100V電壓的應用要求。
3 結束語(yǔ)
基于此電路結構設計了滿(mǎn)足電路應用需求的高壓器件。并對高壓LDMOS進(jìn)行了優(yōu)化設計，尤其是高壓nLDMOS的開(kāi)態(tài)耐壓。得到高壓nLDMOS的關(guān)態(tài)擊穿電壓215V，開(kāi)態(tài)擊穿電壓140V，閾值電壓24V;高壓pLDMOS的關(guān)態(tài)擊穿電壓200V，開(kāi)態(tài)擊穿電壓160V，閾值電壓-1V。
長(cháng)度Ld=15μm情況下關(guān)態(tài)耐壓、開(kāi)態(tài)耐壓與漂移區注入劑量Nd(cm-2)的關(guān)系。其他參數為：p型體區注入劑量5e13 cm-2，Psink注入劑量3e15 cm-2，N-buffer注入劑量1e13cm-2，溝道長(cháng)度3μm，柵極場(chǎng)板3.5μm。相對于pLDMOS，漂移區注入劑量和漂移區長(cháng)度對于開(kāi)態(tài)耐壓、關(guān)態(tài)耐壓的影響不大。同時(shí)關(guān)態(tài)耐壓都能維持在180V以上，但是開(kāi)態(tài)耐壓卻只有90～120V，不能滿(mǎn)足8～100V工作電壓(108V耐壓)的要求。nLDMOS開(kāi)態(tài)耐壓?jiǎn)?wèn)題成為電路、器件設計的關(guān)鍵。
針對nLDMOS器件開(kāi)態(tài)耐壓低的問(wèn)題，有針對性地仿真了溝道長(cháng)度、多晶硅柵場(chǎng)板長(cháng)度及體區濃度對開(kāi)態(tài)耐壓的影響。圖5(a)為nLDMOS的關(guān)態(tài)耐壓、開(kāi)態(tài)耐壓及閾值與溝道長(cháng)度(Lch)的關(guān)系�？梢钥闯鰷系篱L(cháng)度對器件的開(kāi)態(tài)耐壓和關(guān)態(tài)耐壓影響很小。閾值隨著(zhù)溝道長(cháng)度的增加而增加，這是由于采用橫向雙擴散形成溝道，所以隨著(zhù)溝道長(cháng)度增加，p型體區的濃度越來(lái)越大，閾值也就越來(lái)越大。圖5(b)為nLDMOS的關(guān)態(tài)耐壓、開(kāi)態(tài)耐壓及閾值與多晶硅柵極場(chǎng)板長(cháng)度(LPgate)的關(guān)系。在柵極場(chǎng)板較長(cháng)時(shí)，其對閾值和關(guān)態(tài)耐壓影響很小，當柵極場(chǎng)板縮短到多晶硅柵不能覆蓋溝道時(shí)，器件的開(kāi)態(tài)耐壓大幅增加。這時(shí)閾值也迅速增加。雖然多晶硅柵不能完全覆蓋溝道，但是由于開(kāi)態(tài)時(shí)nLDMOS的柵漏電壓差很大，所以仍然能夠在表面形成反型層溝道。因此，大幅減短柵極場(chǎng)板能有效提高器件的開(kāi)態(tài)耐壓，但是同時(shí)也帶來(lái)了器件不能有效開(kāi)啟的問(wèn)題。圖5(c)為nLDMOS的關(guān)態(tài)耐壓、開(kāi)態(tài)耐壓及閾值與體區注入劑量(Pbody)的關(guān)系�？梢钥闯鲈黾芋w區的注入劑量對器件的耐壓影響很小。但是隨著(zhù)注入劑量的增加，體區濃度增加，所以閾值就增加，同時(shí)器件的開(kāi)態(tài)耐壓也隨之增加。當體區注入劑量達到5e14cm-2時(shí)，閾值增加緩慢，開(kāi)態(tài)耐壓卻大幅增加，所以只能通過(guò)閾值上的犧牲來(lái)改善nLDMOS的開(kāi)態(tài)擊穿耐壓。
通過(guò)以上分析，發(fā)現提高nLDMOS的開(kāi)態(tài)擊穿電壓最有效的方法是縮短柵極場(chǎng)板和提高體區注入劑量。這二種方法的實(shí)質(zhì)提高導通阻抗或降低電流能力。但是對于普通應用的nLDMOS，電流能力本身就比pLDMOS有優(yōu)勢。當應用到負電源電平位移電路中時(shí)，厚柵氧高柵源電壓使得nLDMOS的電流能力更加突出，但是同時(shí)也導致了開(kāi)態(tài)耐壓的降低。所以提高nLDMOS開(kāi)態(tài)擊穿電壓就必須降低其電流能力。如圖6所示，在nLD-MOS正常工作時(shí)，源端的電壓為-100V，此時(shí)飽和電流相差0.05mA/μm。
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