由開(kāi)關(guān)電源驅動(dòng)的高速ADC設計
系統設計人員正面臨越來(lái)越多的挑戰，他們必須在不降低系統元件（如高速資料轉換器）性能的情況下讓設計最大程度地實(shí)現節能。設計人員們可能轉而採用許多以電池供電的應用（如某種手持終端、軟體無(wú)線(xiàn)設備或可攜式超音波掃描器），也可能縮小產(chǎn)品的外形尺寸，因而必須尋求減少發(fā)熱的諸多方法。
極大降低系統功耗的一種方法是對高速資料轉換器的電源進(jìn)行最佳化。資料轉換器設計和製程技術(shù)的一些最新進(jìn)展，讓許多新型ADC可直接由開(kāi)關(guān)電源來(lái)驅動(dòng)，因而達到最大化功效的目的。
系統設計人員們習慣在交換式穩壓器和ADC之間使用一些低雜訊、低壓降穩壓器（LDO），以清除輸出雜訊和開(kāi)關(guān)頻率突波（請參見(jiàn)圖1）。但是，這種乾凈的電源設計代價(jià)是高功耗，因為L(cháng)DO要求壓降余量來(lái)維持正常的執行。最低壓降一般為200到500mV，但在一些系統中則可高達1到2V（例如，ADC的3.3V電壓軌產(chǎn)生自一個(gè)使用LDO的5V開(kāi)關(guān)電源時(shí)）。
圖1：從傳統電源轉到最大功效電源。
就一個(gè)要求3.3V電壓軌的資料轉換器而言，300mV的LDO壓降增加約10%的ADC功耗。這種效應在資料轉換器中更加顯著(zhù)，因為它具有更小的製程節點(diǎn)和更低的電源電壓。例如，1.8V時(shí)，相同300mV壓降增加約17%（300mV/1.8V）的ADC功耗。因此，將該鏈路的低雜訊LDO去除可產(chǎn)生巨大的節能效果。去除LDO還可以降低設計板級空間、熱量以及成本。
本文闡述包括超高性能16位元ADC在內的一些TI高速ADC可在A(yíng)DC性能無(wú)明顯降低的條件下直接透過(guò)交換式穩壓器驅動(dòng)。為了闡述的方便，我們對兩款不同的資料轉換器（一款使用高性能BiCOM技術(shù)（ADS5483），另一款使用低功耗CMOS技術(shù)（ADS6148），以進(jìn)行開(kāi)關(guān)電源雜訊的感應性研究。本文的其他部份對所得結果分別進(jìn)行介紹。
採用BiCOM技術(shù)的ADC
這種製程技術(shù)實(shí)現寬輸入頻率範圍下的高訊號雜訊比（SNR）和高無(wú)突波動(dòng)態(tài)範圍（SFDR）。BiCOM轉換器一般還具有許多晶片去耦電容器和非常不錯的電源抑制比（PSRR）。我們對ADS5483評估板（ADS5483EVM）進(jìn)行了電源研究，其具有一個(gè)使用TPS5420交換式穩壓器（Sw_Reg）的板上電源；一個(gè)低雜訊LDO（TPS79501）；以及一個(gè)外部實(shí)驗室電源使用選項。我們使用圖2所示不同結構實(shí)施了5次實(shí)驗，旨在確定ADS5483透過(guò)一個(gè)交換式穩壓器直接執行時(shí)出現的性能降低情況。由于A(yíng)DS5483類(lèi)比5V電源到目前為止表現出對電源雜訊的最大感應性，因此該研究忽略了3.3V電源的雜訊。ADS5483產(chǎn)品說(shuō)明書(shū)中列出的PSRR支援這種情況：兩個(gè)3.3V電源的PSRR至少高出5V類(lèi)比電源20dB。
圖 2：使用ADS5483EVM的5次實(shí)驗電源結構。
5次實(shí)驗的結構變化配置如下：
實(shí)驗 1：
一個(gè)5V實(shí)驗室電源直接連接到5-V類(lèi)比輸入，同時(shí)繞過(guò)交換式穩壓器（TPS5420）和低雜訊LDO（TPS79501）。使用一個(gè)板上LDO（TPS79633）產(chǎn)生ADS5483低感應度3.3V類(lèi)比及數位電源的3.3V電壓軌。
實(shí)驗2
將一個(gè)10V實(shí)驗室電源連接到TPS5420降壓穩壓器，其使用一個(gè)5.3V輸出。這樣可為T(mén)PS79501提供一個(gè)300mV 壓降，因而產(chǎn)生一個(gè)5V電壓軌。
實(shí)驗3
使用TPS5420，從10V實(shí)驗室電源產(chǎn)生一個(gè)5V電壓軌。本實(shí)驗中，我們繞過(guò)了TPS79501低雜訊LDO。圖3a顯示，如‘實(shí)驗2’連接的LDO較好地減少了交換式穩壓器的5.3V輸出峰值電壓。但是，圖3b顯示5VVDDA電壓軌鐵氧體磁珠之后輸出沒(méi)有巨大的差異。
圖3：實(shí)驗2（使用LDO）和實(shí)驗3（無(wú)LDO）的示波器截圖對比。
實(shí)驗 4
本實(shí)驗配置方法與‘實(shí)驗3’相同，但去除了TPS5420輸出的RC緩衝器電路，其會(huì )引起高振鈴和大開(kāi)關(guān)頻率突波。
我們可在圖4中清楚的觀(guān)察到RC緩衝器電路的影響。去除LDO并沒(méi)有在鐵氧體磁珠之后表現出明顯的差異，而去除RC緩衝器電路則會(huì )導致更大的清潔5VVDDA 電壓軌電壓峰值進(jìn)入ADC。我們將在稍后詳細研究RC緩衝器電路的影響。
圖4：5VVDDA電壓軌的電源雜訊。
實(shí)驗 5
將一個(gè)8Ω功率電阻連接到5V電源，類(lèi)比如現場(chǎng)可程式設計閘陣列（FPGA）等額外負載。TPS5420必須提供更高的輸出電流，并更努力地驅動(dòng)其內部開(kāi)關(guān)，因而產(chǎn)生更大的輸出突波。通過(guò)重復進(jìn)行‘實(shí)驗2’、‘實(shí)驗3’和‘實(shí)驗4’可以測試這種配置。
測量結果
我們利用輸入訊號頻率掃描對比了5個(gè)實(shí)驗。先使用135MSPS採樣速率然后使用80MSPS採樣速率對叁個(gè)ADS5483EVM實(shí)施了這種實(shí)驗，均沒(méi)有觀(guān)察到巨大的性能差異。
在使用135MSPS採樣速率情況下，SNR和SFDR的頻率掃描如圖5所示。在10到130MHz輸入頻率下SNR的最大變化約為0.1dB。SFDR結果也非常接近；在某些輸入頻率（例如：80MHz）下，可以觀(guān)測到下降1至2dB。
圖5；10到130MHz輸入頻率掃描。
5個(gè)實(shí)驗的FFT曲線(xiàn)圖對比（請參見(jiàn)圖6）顯示雜訊底限或突波振幅沒(méi)有出現較大的增加。使用LDO清除開(kāi)關(guān)雜訊使得輸出頻譜看起來(lái)幾乎與乾凈5V實(shí)驗室電源完全一樣。去除LDO以后，我們觀(guān)測到從交換式穩壓器產(chǎn)生了兩個(gè)突波，其具有一個(gè)來(lái)自10MHz輸入音調的約500kHz頻率偏置。RC緩衝器電路降低這些突波振幅約3dB，從約-108dBc降到了約-111dBc。這一值低于A(yíng)DS5483的平均突波振幅，其顯示ADS5483可在不犧牲SNR或SFDR性能的情況下直接由一個(gè)交換式穩壓器來(lái)驅動(dòng)。
圖6：500kHz偏置突波65k點(diǎn)FFT圖。
RC緩沖器
降壓穩壓器輸出能夠以相當高的開(kāi)關(guān)速度對非常大的電壓實(shí)施開(kāi)關(guān)作業(yè)。本文中，將TPS5420的輸入電壓軌設定為10V，我們可在輸出端觀(guān)測到許多過(guò)衝和振鈴，如圖7a所示。為了吸收一些電源電路電抗能量，我們將RC緩衝電路添加到了TPS5420的輸出（請參見(jiàn)圖7b）。該電路提供了一個(gè)高頻接地通路，其對過(guò)衝起到了一些阻滯作用。圖7a顯示RC緩衝器降低過(guò)衝約50%，并且幾乎完全消除了振鈴。我選用了R=2.2Ω和C=470pF的元件值。穩壓器的開(kāi)關(guān)頻率範圍可以為500kHz到約6MHz，具體取決于製造廠(chǎng)商，因此可能需要我們對R和C值進(jìn)行調節。這種解決方案的代價(jià)是帶來(lái)一些額外的分流電阻AC功耗（儘管電阻非常�。�，其降低穩壓器總功效不足1%。
圖7：TPS5420交換式穩壓器。
我們將10MHz輸入訊號標準化FFT圖繪製出來(lái)，以對比‘實(shí)驗1’到‘實(shí)驗4’（請參見(jiàn)圖8）。TPS5420的突波在約500kHz偏置時(shí)清晰可見(jiàn)。緩衝器降低突波振幅約3dB，而低雜訊LDO則完全消除了突波。需要注意的是，RC緩衝器（無(wú)LDO）的突波振幅約為-112dBc，遠低于A(yíng)DS5483平均突波振幅，因此SFDR性能并未降低。
圖8：‘實(shí)驗1’到‘實(shí)驗4’的標準FFT圖。
在‘實(shí)驗 5‘中，我們將一個(gè)8Ω功率電阻添加到5-VVDDA電壓軌，旨在模擬電源的重負載。標準化FFT圖（請參見(jiàn)圖9）并未顯示出很多不同。去除RC緩衝器以后，突波增加約4.5dB；其仍然遠低于平均突波振幅。
采用CMOS技術(shù)的ADC
當關(guān)注如何在保持較佳的SNR和SFDR性能的同時(shí)也盡可能地降低功耗時(shí)，我們一般利用CMOS技術(shù)來(lái)開(kāi)發(fā)高速資料轉換器。但是，CMOS轉換器的PSRR一般并不如BiCOM ADC的好。ADS6148產(chǎn)品說(shuō)明書(shū)列出了25dB的PSRR，而在類(lèi)比輸入電源軌上ADS5483的PSRR則為60dB。
ADS6148EVM使用一種板上電源，其由一個(gè)交換式穩壓器（TPS5420）和一個(gè)低雜訊、5V輸出LDO（TPS79501）組成，后面是一些3.3V和1.8V電源軌的低雜訊LDO（請參見(jiàn)圖10）。與使用ADS5483EVM的5個(gè)實(shí)驗類(lèi)似，我們使用ADS6148EVM進(jìn)行了下面另外5個(gè)實(shí)驗，其注意力只集中在3.3VVDDA電壓軌的雜訊上面。1.8VDVDD電壓軌外置TPS5420實(shí)驗顯示對SNR和SFDR性能沒(méi)有什么大的影響。
圖10：使用ADS6148EVM的5個(gè)實(shí)驗電源結構。
實(shí)驗6
將一個(gè)5V實(shí)驗室電源連接到兩個(gè)低雜訊LDO（一個(gè)使用3.3V輸出，另一個(gè)使用1.8V輸出）的輸入。LDO并未對實(shí)驗室電源帶來(lái)任何有影響的雜訊。
實(shí)驗7
將一個(gè)10V實(shí)驗室電源連接到TPS5420降壓穩壓器，其與一個(gè)5.3V輸出連接，像‘實(shí)驗2’連接ADS5483一樣。TPS79501產(chǎn)生了一個(gè)過(guò)濾后的5.0V電壓軌，對于3.3V輸出和1.8V輸出LDO提供輸入，如圖10所示。
實(shí)驗8
所有3.3VVDDA電壓軌LDO均被加以旁路。TPS5420配置為一個(gè)3.3V輸出，該輸出直接連接到3.3VVDDA電壓軌。TPS79601產(chǎn)生1.8VDVDD電壓軌，并透過(guò)一個(gè)外部5V實(shí)驗室電源供電。
實(shí)驗9
該實(shí)驗配置方法與‘實(shí)驗8’相同，但去除了TPS5420輸出的RC緩衝器電路。
實(shí)驗10
一個(gè)4Ω功率電阻連接到TPS5420的3.3V輸出。這樣做可大幅增加TPS5420的輸出電流，因而類(lèi)比一個(gè)附加負載。另外，像‘實(shí)驗5’的ADS5483一樣，它帶來(lái)了更高的開(kāi)關(guān)突波和更多的振鈴。
圖11顯示了‘實(shí)驗7’、‘實(shí)驗8’和‘實(shí)驗9’產(chǎn)生的一些3.3VVDDA 輸出波形。有或無(wú)LDO的峰值電壓振幅存在一些差異，但RC緩衝器可降低60%的峰值雜訊。
測量結果
利用輸入訊號頻率掃描，透過(guò)比較‘實(shí)驗6’到‘實(shí)驗10’，我們可以研究ADS6148對電源雜訊的感應性。先使用135MSPS然后使用210MSPS的採樣速率（fs）對叁個(gè)ADS6148EVM進(jìn)行數次實(shí)驗。我們并未探測到較大的性能差異。
使用135MSPS採樣速率，SNR和SFDR的頻率掃描如圖12所示。高達300MHz輸入頻率下SNR的最大變化為0.1到0.2dB。但是，一旦移除了RC緩衝器電路，雜訊便極大增加，因而降低SNR約0.5到1dB。
圖12b顯示了5次ADS6148實(shí)驗輸入頻率的SFDR變化。我們并未觀(guān)測到較大的性能降低。
圖12：10到300MHz的輸入頻率掃描。
比較圖13所示FFT圖，我們知道無(wú)RC緩衝器SNR稍微減少的塬因。去除RC緩衝器電路后，在A(yíng)DS6148輸出能譜中，我們可看到分佈間隔約為500kHz（TPS5420開(kāi)關(guān)頻率）的眾多小突波，如圖13所示。相較于A(yíng)DS5483，這些小突波更具主導性，并且因為ADS6148的固有低PSRR SNR大幅降低。但是，圖13所示FFT圖還顯示添加的RC緩衝器電路較好地彌補了這一不足。
圖13：大批突波的65k點(diǎn)FFT圖。
圖14所示標準化FFT圖顯示交換式穩壓器的突波高出ADC平均雜訊層約5到6dB。其非常低，以至于其對SFDR減少無(wú)法產(chǎn)生影響，但卻明顯地影響了ADC的SNR。
圖14：標準化FFT圖顯示使用RC緩衝器的好處。
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